En raison d’un problème dans la version 19.1 du logiciel Quartus® Prime Standard Edition, vous pouvez voir cette erreur pendant l’étape de synthèse de la compilation. Cette erreur interne se produit lors de l’utilisation du logiciel Synplify Pro* FPGA Synthesis pour la synthèse.
Pour contourner ce problème, utilisez cette affectation :
set_global_assignment -name DISABLE_LEGACY_TIMING_ANALYZER activé