En raison d’un problème dans la version 19.3 du logiciel Prime Pro Edition Intel® Quartus® antérieure, il est possible que vous voyiez l’erreur interne ci-dessus lorsque vous utilisez un type de port différent dans le fichier de conception de blocs haut de gamme (.bdf) et le fichier HDL (.v/.vhd).
Par exemple,
Dans le fichier HDL, la tridata est déclarée comme de type OUTPUT
entité Tri8 est
port (
:in std_logic ;
:in std_logic_vector (7 downto 0) ;
:out std_logic_vector (7 downto 0)
);
fin Tri8 ;
Alors que dans le fichier .bdf, la tridata est utilisée comme type DE CEDEIR.
Pour contourner ce problème, réglez la conception de sorte que le fichier HDL et le fichier .bdf possèdent le même type de port pour le port spécifié.
Ce problème est résolu à partir de la version 19.4 du logiciel Intel® Quartus® Prime Pro Edition.