En raison d’un problème dans la version 20.1 et 20.2 du logiciel Intel® Quartus® Prime Pro edition, il est possible que vous voyiez cette erreur interne au cours de l’étape du fitter. Ce problème se produit uniquement dans les conceptions ciblant la mémoire Intel® Stratix® 10 FPGA IP.
Pour contourner ce problème, effectuez les actions suivantes
1. open /esram_1914/synth/_1914_<>.sv
2. trouvez le signal c0_sd_n_0_reg et retirez le altera_attribute comme suit.
(avant) (* altera_attribute = « nom FORCE_HYPER_REGISTER_FOR_UIB_ESRAM_CORE_REGISTER ACTIVÉ »), c0_sd_n_0_reg/* de synthèse logique dont_merge */;
(après) dont_merge de synthèse logique c0_sd_n_0_reg/* */;
3. répétez les mêmes modifications pour tous les autres signaux de c1_sd_n_0_reg à c7_sd_n_0_reg si vous utilisez d’autres canaux eSRAM.
Ce problème est résolu à partir de la version 20.3 du logiciel Intel® Quartus® Prime Pro edition.