ID de l'article: 000080471 Type de contenu: Dépannage Dernière révision: 21/03/2019

Pourquoi l’analyseur de synchronisation n’affiche-t-il pas la valeur RSKM pour l’IP FPGA PLL LVDS Serdes externe ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP LVDS SERDES
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans la version 18.1 et les versions antérieures du logiciel Quartus® Prime Pro Edition, l’analyseur de synchronisation n’affichera pas la valeur RSKM chaque fois que l’IP externe PLL RX LVDS Serdes FPGA a été utilisée dans votre conception. Ce problème se produit lorsque l’IP de FPGA PLL RX LVDS Serdes est instanciée dans une instruction generate.

    Résolution

    Pour contourner ce problème,

    • Supprimez le paramètre -nowarn de la ligne 400 sdc_util.tcl dans <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth.
    • Évitez d’utiliser l’instruction « generate » pour l’instanciation de l’IP FPGA LVDS Serdes dans le code verilog/vhdl.

    Ce problème est résolu à partir de la version 19.1 du logiciel Quartus® Prime Pro Edition.

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