ID de l'article: 000080457 Type de contenu: Dépannage Dernière révision: 09/04/2019

Pourquoi mon rapport Délai estimé ajouté pour le délai de mise en attente contient-il un faux chemin ?

Environnement

    Intel® Quartus® Prime Pro Edition
    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Le rapport Estimated Delay Added for Hold Timing peut inclure un faux chemin car le rapport fitter est purement piloté par netlist. Il ne peut pas faire la différence entre plusieurs chemins de synchronisation sur la même connexion. Si un chemin critique de temps d’attente partage une section commune avec le chemin qui a été défini comme faux chemin, les deux chemins sont considérés comme des chemins ajoutés par délai par l’installateur. Les 100 premiers chemins apparaîtront dans le rapport.

Résolution

Il est prudent d’ignorer les faux chemins dans la section Délai estimé ajouté pour les détails de la synchronisation de maintien du rapport d’ajustement.

Produits associés

Cet article concerne 3 produits

FPGA et FPGA SoC Intel® Stratix® 10
FPGA et FPGA SoC Intel® Arria® 10
FPGA Intel® Cyclone® 10 GX

1

Vous avez besoin d'aide ?

Contacter l'assistance

Avertissement

1

Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.