En raison d’un problème dans DSP Builder pour FPGAs version 18.1 mise à jour 2 et antérieure, vous pouvez voir cette erreur lorsque votre conception contient des sous-systèmes HDL Import. Les sous-systèmes sont traités par ordre alphabétique : l’erreur se produit lorsqu’un sous-système d’importation HDL est, par ordre alphabétique, le dernier sous-système de la conception.
Pour contourner ce problème, créez un sous-système planifié sans hiérarchie intenale et un nom qui vient plus tard par ordre alphabétique que le sous-système HDL Import. Il est important que le sous-système de contournement n’ait pas de hiérarchie interne, car les sous-systèmes avec hiérarchie interne sont renommés lorsque la hiérarchie système est aplatie.
Ce problème devrait être résolu dans une prochaine version de DSP Builder for Intel® FPGAs.