ID de l'article: 000080433 Type de contenu: Dépannage Dernière révision: 08/07/2019

Pourquoi l’Ethernet 25G Intel® FPGA IP transmettre un trafic incorrect lorsque le démarrage TX du paquet (SOP) ou la fin du paquet (EOP) sont soutenus sur le même cycle que le signal valide a été désactivé ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le logiciel Intel® Quartus® Prime Pro Edition version 19.1, le Intel® FPGA IP Ethernet 25G avec latence prête à 3 transmettra un trafic incorrect lorsque les signaux de démarrage de paquet (SOP) ou de fin de paquet (EOP) TX sont indiqués sur le même cycle que le signal valide a été revendiqué.

    Résolution

    Pour contourner ce problème, n’affirmez que le démarrage du paquet TX (SOP) ou la fin du paquet (EOP) lorsque le signal valide est indiqué.

    Ce problème est résolu à partir de la version 19.3 du logiciel Intel® Quartus® Prime Pro Edition.

     

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Arria® 10
    FPGA et FPGA SoC Intel® Stratix® 10

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