En raison d’un bogue dans la conception d’exemple HDMI générée avec les versions Intel Quartus Prime 18.1.1 et antérieures, l’IOPLL peut ne pas fermer pour les fréquences d’horloge du TMDS entrantes comprises entre 171 MHz et 340 MHz sur Intel Arria 10 et Cyclone les périphériques 10 GX.
Pour résoudre ce problème, vous pouvez ouvrir les fichiers suivants et les modifier comme indiqué ci-dessous.
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_8bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_10bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_12bpc.v
\hdmi_0_example_design\rtl\reconfig_mgmt\mr_rom_pll_valuemask_16bpc.v
Changez de solution
DÉCALAGE ROM 4 (171 MHz - 340 MHz)
...
ROM[33] < = 32'h00000010; Cp
ROM[34] < = 32'h000000C0; Bw
À cela
DÉCALAGE ROM 4 (171 MHz - 340 MHz)
...
ROM[33] <= 32'h0000000B; Cp
ROM[34] < = 32'h00000080; Bw
\hdmi_0_example_design\software\tx_control\xcvr_gpll_rcfg.c
Changez de solution
boîtier 4 : // <340MHz
…
Autre
GPLL_RCFG_WRITE (0xC2, 0x00000808) ; c2 16
GPLL_RCFG_WRITE (0x20, 0x00000010); Cp
GPLL_RCFG_WRITE (0x40, 0x000000C0); Bw
À cela
cas 4 : // <340MHz
…
Autre
GPLL_RCFG_WRITE (0xC2, 0x00000808) ; c2 16
GPLL_RCFG_WRITE (0x20, 0x0000000B); Cp
GPLL_RCFG_WRITE (0x40, 0x00000080); Bw
Ce problème sera résolu dans une version ultérieure des modèles HDMI Intel Quartus Prime générés Arria 10 et Cyclone 10 GX.