ID de l'article: 000080424 Type de contenu: Dépannage Dernière révision: 23/05/2019

Pourquoi rx_pcs_ready est-il instable après une mise en relation lors de l’utilisation du cœur IP à faible latence 100G Ethernet Intel® Stratix® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP Ethernet faible latence 100G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le rx_pcs_ready de cœur IP 100G à faible latence Intel® Stratix® 10 FPGA, la liaison suivante peut être instable.

    Cela est dû à un problème avec la séquence de réinitialisation, le PHY peut ne pas être stable et le PCS prêt à l’auto-affirmation et certains paquets peuvent être abandonnés pendant le trafic.

    Résolution

    Pour contourner ce problème lors de l’utilisation du logiciel Intel® Quartus® Prime version 18.0 et versions antérieures, ignorez tout problème sur rx_pcs_ready après la réinitialisation.

    Ce problème a été résolu à partir de la version 18.0.1 du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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    Avertissement

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