ID de l'article: 000080421 Type de contenu: Dépannage Dernière révision: 12/06/2019

Pourquoi est-ce que je vois des violations de synchronisation dans les Intel® Stratix® les périphériques V et Arria® V GZ lors de l’utilisation de l’IP de la fonction Intel® 50G et Interlaken MegaCore® 100G.

Environnement

  • Intel® Quartus® Prime Standard Edition
  • Intel® FPGA IP 100G Interlaken IP-ILKN/100G
  • Intel® FPGA IP 50G Interlaken IP-ILKN/50G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec les violations de la fonction Intel® 50G et 100G Interlaken MegaCore® Function IP générés automatiquement le fichier SDC, la configuration et la fermeture du timing de récupération mon être vu dans des configurations 24 voies avec un taux de données de 6,25G dans les versions Intel® Quartus® Prime Standard 18.1.1 et antérieures.

    Résolution

    Pour résoudre ce problème, lors de l’utilisation des versions Intel® Quartus® Prime Standard 18.1.1 et antérieures, remplacez le fichier ilk_core.sdc généré automatiquement par la version ci-dessous.

    ilk_core.sdc

    Ce problème a été résolu à partir de la version 19.1 de la norme Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 5 produits

    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA Stratix® V
    FPGA Stratix® V GX

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    1

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