ID de l'article: 000080419 Type de contenu: Dépannage Dernière révision: 05/05/2021

Pourquoi une erreur d’horloge non entraînée est-elle signalée lors de l’utilisation du Intel® FPGA IP de registre des messages d’erreur le Intel® Arria® 10 FPGA ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour déchargeur de registre de messages d'erreur
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Une horloge non entraînée est indiquée comme indiqué ci-dessous lors de l’utilisation du Intel® FPGA IP de registre des messages d’erreur le Intel® Arria® 10 FPGA :

    emr_unloader_component|current_state. STATE_CLOCKHIGH

    Résolution

    Pour contourner ce problème, créez des contraintes de synchronisation, notamment la commande «create_generated_clock» dans le fichier SDC. Par exemple :

    create_generated_clock -nom emr_unloader_STATE_CLOCKHIGH-source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

    Produits associés

    Cet article concerne 2 produits

    FPGA Intel® Cyclone® 10 GX
    FPGA et FPGA SoC Intel® Arria® 10

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.