ID de l'article: 000080419 Type de contenu: Dépannage Dernière révision: 05/05/2021

Pourquoi une erreur d’horloge non entraînée est-elle signalée lors de l’utilisation du Intel® FPGA IP de registre des messages d’erreur le Intel® Arria® 10 FPGA ?

Environnement

    Intel® Quartus® Prime Pro Edition
    FPGA Intel® IP pour déchargeur de registre de messages d'erreur
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Une horloge non entraînée est indiquée comme indiqué ci-dessous lors de l’utilisation du Intel® FPGA IP de registre des messages d’erreur le Intel® Arria® 10 FPGA :

emr_unloader_component|current_state. STATE_CLOCKHIGH

Résolution

Pour contourner ce problème, créez des contraintes de synchronisation, notamment la commande «create_generated_clock» dans le fichier SDC. Par exemple :

create_generated_clock -nom emr_unloader_STATE_CLOCKHIGH-source [get_nets {* |alt_fault_injection_component|alt_fi_inst|twentynm_oscillator}] [get_keepers {* |emr_unloader_component|current_state. STATE_CLOCKHIGH}]

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Cet article concerne 2 produits

FPGA Intel® Cyclone® 10 GX
FPGA et FPGA SoC Intel® Arria® 10

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