ID de l'article: 000080414 Type de contenu: Dépannage Dernière révision: 29/04/2019

Pourquoi la lecture de code de classe de l’interface Intel® Arria® 10 Avalon®-ST avec IP PCIe* SR-IOV est-elle différente de la valeur de code de classe définie dans le GUI IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Arria® 10 Cyclone® 10
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Contrairement à la variante IP PCIe* Intel® Arria® 10 Avalon®-ST, la variante IP SR-IOV PCIe* de l’interface Intel® Arria® 10 Avalon®-ST avec variante IP SR-IOV PCIe* possède le registre du code de classe 24 bits divisé en trois sous-champs 8 bits de 1) [codede classe] [ Base] Class code , 2) code de sous-classe, et 3) Programmation IF code. Cette disposition de registre est conforme à la spécification PCI-SIG comme décrit dans la section 7.5.1.1.6 de la spécification de base PCIe version 4.0r1.0.

    Par conséquent, l’utilisateur doit définir les trois sous-champs 8 bits en conséquence, et la valeur de lecture de code de classe dans le matériel mis en œuvre sera la valeur combinée de 24 bits de ces trois sous-champs 8 bits.

    Résolution

    Non applicable.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Arria® 10

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