ID de l'article: 000080383 Type de contenu: Dépannage Dernière révision: 23/06/2017

Pourquoi est-ce que j’obtiens une erreur fatale dans l’assemblage lorsqu’il s’agit d’ALTLVDS TX avec une conception ?

Environnement

    Intel® Quartus® Prime Standard Edition
    FPGA Intel® IP LVDS SERDES
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Il est possible que vous voyiez cette erreur dans la version 17.0 standard du logiciel Quartus® Prime ou une version antérieure. Cette erreur est due au port de sortie de données LVDS « tx_out[*] » ou au port d’horloge externe « tx_outclock » de l’IP ALTLVDS TX n’est pas attribuée à la norme D/S LVDS.

 

 

Résolution

Pour contourner ce problème, vous devez attribuer le débit de données t etle débit d’horloge externe à la norme des E/S LVDS.

 

Produits associés

Cet article concerne 9 produits

Intel® Cyclone®
FPGA Arria® GX
FPGA Arria® II
FPGA et FPGA SoC Arria® V
FPGA Stratix®
FPGA Stratix® II
FPGA Stratix® III
FPGA Stratix® IV
FPGA Stratix® V

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