ID de l'article: 000080373 Type de contenu: Dépannage Dernière révision: 06/11/2019

Pourquoi l’interface Intel® Stratix® 10 Avalon® MM pour IP PCIe* avec DMA interne envoie-t-elle l’état « Terminé » du moteur de lecture avant la fin du transfert de données ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • Hard IP pour PCI Express* Intel® Stratix® 10 Avalon-MM
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Ce problème est dû à une condition de course de chemin de données. La mise à jour de l’état « Terminé » du serveur de lecture DMA et les données d’achèvement sont divisées en interne en deux (2) chemins/tampons différents. Les données empruntent un chemin plus long vers l’esclave Avalon® -MM par rapport à la mise à jour d’état.

    Résolution

    Cette condition de course de chemin de données est facilement observable en simulation. Cependant, l’état « Terminé » du transfert de lecture signalé quelques cycles d’horloge plus tôt que l’achèvement du transfert de données ne sera pas un problème dans les systèmes matériels réels en raison de la latence.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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