ID de l'article: 000080371 Type de contenu: Dépannage Dernière révision: 08/07/2019

Pourquoi est-ce que je vois des violations du timing de récupération de usr_rst_r à iopll_mac_clk dans Intel Agilex® 7 appareils lors de l’utilisation des variantes PAM4 du cœur IP Interlaken (2e génération) Intel® FPGA IP ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • FPGA Intel® IP pour Interlaken (2ᵉ génération)
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec l’implémentation PAM4 du Intel® FPGA IP Ip Core Interlaken (2e génération), des violations du délai de récupération de la fermeture peuvent être constatées de usr_rst_r à iopll_mac_clk dans Intel Agilex® 7 appareils du logiciel Intel® Quartus® Prime Pro Edition v19.2. Ce problème est dû à un problème de modélisation qui suppose incorrectement usr_rst_r être synchrone avec l’horloge de référence IOPLL. Le Guide de l’utilisateur de l’IOPLL indique que le port de réinitialisation est asynchrone à l’horloge de référence.

     

     

     

    Résolution

    La défaillance de la synchronisation de la récupération entre usr_rst_r et iopll_mac_clk est fausse et peut être ignorée en toute sécurité.

    Ce problème devrait être résolu dans une prochaine version du logiciel Intel® Quartus® Prime Pro Edition.

    Produits associés

    Cet article concerne 2 produits

    FPGA et FPGA SoC Intel® Agilex™ série F
    FPGA et FPGA SoC Intel® Agilex™ 7

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