ID de l'article: 000080366 Type de contenu: Dépannage Dernière révision: 16/03/2021

Pourquoi la mémoire Ethernet 100G à faible latence Intel® Stratix® cœur IP de 10 FPGA ne parvient-elle pas à simuler à l’aide de Cadence* NCSim et Xceposer lorsque le RS-FEC est activé ?

Environnement

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    En raison d’un problème avec le cœur IP 100G à faible latence Intel® Stratix® 10 FPGA cœur IP en mode RS-FEC, la simulation tombera en panne tant dans cadence* NCSim que Xcepose.

    Une erreur similaire à celle ci-dessous s’affiche :

    ncsim : *F, NOSNAP : Snapshot « basic_avl_tb_top » n’existe pas dans les bibliothèques.

    Résolution

    Pour contourner ce problème, veuillez utiliser Synopsys* VCSMX ou désactiver RS-FEC.

    Ce problème n’est pas prévu pour être résolu dans une prochaine version du logiciel Intel® Quartus® Prime.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Intel® Stratix® 10

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