ID de l'article: 000080293 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi les signaux de reconfiguration PLL basculent-ils après local_init_done atteindre un niveau élevé de simulation du contrôleur hautes performances DDR/DDR2 ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La PLL se reconfigure après être entrée en mode utilisateur indiquée par local_init_done signal, car elle imite la séquence d’étalonnage du chemin du cœur après être entrée en mode utilisateur pour prendre en compte les changements de tension et de température.

Le chemin d’imitage sera re-étalonné tous les 200 ms, ou si la tension et la température varient pendant le mode utilisateur.

Reportez-vous à la section « Mimic Path » (Imiter le chemin) de l’interface Megafunction User Guide (Altmemphy) (PDF) pour plus de détails.

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FPGA Stratix® III
FPGA Stratix® II

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