ID de l'article: 000080281 Type de contenu: Dépannage Dernière révision: 16/12/2014

Panne de simulation VHDL PIPE pour PCI Express dans Stratix périphériques IV

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Les simulations PIPE de PCI Express dans Stratix des périphériques IV tombent en panne. Un descrep entre les la définition du eidle_infer_sel signal dans le cœur IP PCI Express et dans altpcie_hip_pipen1b_qsys provoque la panne. eidle_infer_sel est défini comme un vectoriel 12 bits dans le cœur IP et 24 bits dans altpcie_hip_pipen1b_qsys.

Résolution

La solution de contournement consiste à simuler en mode série.

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FPGA Stratix® IV

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