Lorsque vous utilisez l’option PLL externe dans la mégafunction altlvds dans les périphériques Stratix® III, vous pouvez utiliser une configuration PLL gauche/droite comme une PLL régulière et connecter la PLL à la mégafunction altlvds.
Les détails des paramètres PLL sont les suivants :
- Paramètres:
- Sélectionnez type PLL gauche/droite
- Sélectionnez le chemin de rétroaction à l’intérieur du PLL en mode de compensation synchrone source
- Clk0 : horloge série haut débit connectée au rx_inclock ou au port tx_inclock du mégafunction altlvds
- Fréquence de sortie : débit des données
- Changement de phase : -180 degrés
- Cycle d’application : 50 %
- Clk1 : signal d’activation de la charge connecté au rx_enable ou au port d’entrée tx_enable de la mégafunction altlvds
- Fréquence de sortie : taux de données/facteur de desserialisation
- Changement de phase : [(facteur de desserialisation - 2)/facteur de desserialisation] * 360 degrés
- Cycle d’application : (facteur de déserialisation 100/)%
- Clk2 : synchronise le registre de synchronisation
- Fréquence de sortie : taux de données/facteur de desserialisation
- Changement de phase : (-180/facteur de desserialisation) degrés
- Cycle d’application : 50 %
- Si un alignement de phase dynamique (DPA) est utilisé pour le récepteur :
- Reportez-vous au livre blanc sur les circuits DPA et le comportement des signaux rx_dpa_locked dans les périphériques Stratix III (PDF)
- Pour le logiciel Quartus® II 8.0 ou une version ultérieure, sélectionnez l’horloge DPA sur la mégafunction altpll. Cochez la case « Utilisez ces paramètres d’horloge pour l’horloge DPA » dans l’onglet Paramètre « Cadences de sortie ». Ce paramètre doit être appliqué sur l’horloge de sortie qui est utilisée comme l’horloge série (rapide) haut débit. (Voir la note 1)
- Le logiciel Quartus II 7.2 SP3 et les modèles antérieurs ne possèdent pas la case à cocher « Utiliser ces paramètres d’horloge pour l’horloge DPA » dans la mégafunction altpll. Définissez ce qui suit dans le fichier de l’emballage généré pour la mégafunction altpll :
dpa_multiply_by et dpa_divide_by = même facteur de multiplication/division que Clk0 (c’est-à-dire, la fréquence d’horloge DPA est la même que le taux de données). - Ouvrez le fichier VHDL ou Verilog de la mégafunction altpll.
Lorsque vous utilisez Verilog HDL, par exemple, ajoutez les 2 lignes suivantes dans la section defparam. (Les valeurs dépendent du paramètre altpll /altlvds)
altpll_component.dpa_multiply_by = ,
altpll_component.dpa_divide_by = , - Ces paramètres fonctionnent sur tous les facteurs de desserialisation et les débits de données disponibles sur la mégafunction altlvds.
- Le retard provenant de l’entrée de données et de la sortie LVDS peut être différent entre les altlvds utilisant une PLL externe et les altlvds avec PLL interne.
Remarque 1 : si vous n’utilisez pas ce paramètre, l’avertissement d’installation suivant peut se produire : l’horloge DPA de l’atom du récepteur SERDES « rx_0 » est pilotée par un « PLL_NAME » PLL avec des paramètres dpa_multiply_by et dpa_divide_by non spécifiés.
Il est également possible que l’erreur suivante du fitter se produise :
Erreur : L’horloge lvds et la fréquence d’horloge DPA du récepteur Atom SERDES « rx_0 » doivent être les mêmes