La mégafonction Altera_PLL affiche l’un des deux messages concernant sa capacité à fournir les fréquences d’horloge de sortie souhaitées. Si la fréquence d’horloge de sortie réelle se situe à moins de 0,5 Hz de la fréquence d’horloge de sortie demandée, la fenêtre de message affiche les éléments suivants :
« Info: fpll: Capable d’implémenter PLL avec les paramètres utilisateur »
Si la fréquence d’horloge de sortie réelle est supérieure à 0,5 Hz par rapport à la fréquence d’horloge de sortie demandée, le message suivant s’affiche :
« Avertissement : fll : capable d’implémenter la PLL - Les paramètres réels diffèrent des paramètres demandés »
Pour déterminer la fréquence d’horloge de sortie réelle des PLL fonctionnant en mode entier, vous pouvez utiliser les équations indiquées dans Phase-Locked Loop Basics, PLL.
Pour déterminer la fréquence d’horloge de sortie réelle des PLL fonctionnant en mode fractionné, vous pouvez vous référer à la solution correspondante ci-dessous.