ID de l'article: 000080226 Type de contenu: Messages d'erreur Dernière révision: 03/02/2013

Erreur : Contrainte illégale de la DLL dans la région (X, Y) à (X, Y) : aucun emplacement valide dans la région

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que vous constatiez l’erreur ci-dessus lors de la compilation d’un contrôleur mémoire UniPHY dans la version 12.1 de Quartus® II. L’erreur se produit parce qu’il n’y a pas de ressources de routage d’horloge dédiées entre les deux LP.

     

    Résolution

    La solution de contournement consiste à insérer une mémoire tampon d’horloge (altclkctrl) entre l’entrée pll_ref_clk et les PLL.

    Produits associés

    Cet article concerne 15 produits

    FPGA Cyclone® V GX
    FPGA Arria® V GT
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V ST
    FPGA Stratix® V GX
    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA Arria® V GX
    FPGA Cyclone® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GT
    FPGA Cyclone® V E
    FPGA Arria® V GZ

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