ID de l'article: 000080183 Type de contenu: Information et documentation de produit Dernière révision: 23/12/2014

Comment assurer une faible synchronisation entre les deux broches qui constituent un débit LVDS émulé sur les périphériques MAX V ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

MAX® V prennent en charge des sorties LVDS émulées en utilisant la norme d’E/S LVDS_E_3R.  Si la norme d’E/S LVDS_E_3R est appliquée à un débit, le logiciel Quartus® II inférera une sortie inverse pour constituer la paire différentielle.  La paire différentielle déduite n’aura pas de routage limité et peut avoir une très forte dissymétrie entre les deux broches de sortie.

Résolution

Pour s’assurer que le logiciel Quartus II utilise un routage à faible symétrie entre les deux parties de la paire différentielle, le débit doit être un débit provenant d’un maxv_io WYSIWYG.

La ALTLVDS_TX megafunction comprend la maxv_io WYSIWYG afin que les sorties provenant d’un ALTLVDS_TX mégafunction utilisent automatiquement le routage correct.

La maxv_io est contenue dans les bibliothèques de périphériques comme suit :
Verilog : répertoire d’installation /eda/sim_lib/maxv_atoms.v
VHDL : répertoire d’installation /eda/sim_lib/maxv_components.vhd

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MAX® V CPLDs

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