ID de l'article: 000080181 Type de contenu: Dépannage Dernière révision: 03/08/2014

Pourquoi est-ce que je reçois une erreur fatale lors de la simulation d’une PLL dans ModelSim ?

Environnement

  • PLL
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le logiciel Quartus® II, vous pouvez voir les erreurs suivantes lors de la simulation à l’aide de ModelSim si votre conception contient une mégafunction PLL Altera avec port de transfert de phase dynamique activé. Ce problème affecte les conceptions ciblant Arria les périphériques V où la PLL est générée en VHDL.

    # ** Fatal: Error occurred in protected context.
    #    Time: 0 ns  Iteration: 0  Protected: //// File: nofile
    # FATAL ERROR while loading design
    # Error loading design
    Résolution

    Pour contourner ce problème, compilez les définitions de Verilog dans arriav_atoms.v au lieu de arriav_components.vhd et arriav_atoms.vhd. Ensuite, utilisez le lien du simulateur vers eux en utilisant –L l’option.

    Par exemple, placez la commande suivante dans votre fichier .do ou dans le fichier msim_setup.tcl :

    vlog "/eda/sim_lib/arriav_atoms.v" -work arriav

    Produits associés

    Cet article concerne 5 produits

    FPGA Arria® V GT
    FPGA Arria® V GX
    FPGA Arria® V GZ
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.