Il s’agit d’un problème connu avec Qsys v10.1 SP1 et au-dessus duquel un composant personnalisé est créé avec VHDL. Lorsqu’un composant est défini comme ayant un port générique avec son type défini sur LE FICHIERASAST,la génération Qsys passe le type de paramètre incorrect dans le wrapper Verilog généré.
Par exemple,
Dans « my_component.vhd »,
my_compnent entité est
générique (
x : ssynte : : = faux ;
...
Le my_component_hw.tcl généré contient le type correct :
set_parameter_property x TYPEZ DANS L’ERTELTEL
Cependant, le fichier de l’emballage Verilog généré par Qsys passe le type INTEGER « 0 » au lieu de « faux » à x du type QUE L’INTEGER au lieu de le faire de « faux » à x, c’est-à-dire.
my_compnent (nº)
.x (0),
...
Pour contourner ce problème, modifiez manuellement la valeur de « 0 » à « faux » dans le fichier de l’emballage Verilog. Vous devrez également modifier ce fichier chaque fois que vous générerez la conception de Qsys.
Ce problème sera résolu dans une prochaine version du logiciel Quartus® II.