ID de l'article: 000080175 Type de contenu: Information et documentation de produit Dernière révision: 02/09/2016

Comment vérifier la fréquence correcte du dwdclk lorsqu’une fréquence incorrecte de dwdclk est indiquée dans le rapport Quartus Prime TimeQuest Timing Report ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

La fréquence de dwdclk indiquée dans Quartus® rapport de synchronisation prime timequest pour certaines combinaisons de débit de données et de facteur SERDES dans Stratix® les périphériques V peut être incorrecte. Par exemple :

Permettre l’alignement dynamique des phases

Facteur de desserialisation = 10

Taux de date d’entrée = 150 M/s

Fréquence d’horloge d’entrée = 150 Mhz

Mode DPA : utilisez dwdclk

 

Le dwdclk doit être 150 MHz/10 = 15 MHz, mais TimeQuest signale une dwdclk de 30 MHz.

Résolution

Pour contourner ce problème, utilisez la commande d’horloge générée créer dans un fichier SDC utilisateur ou dans l’analyseur de synchronisation TimeQuest pour diviser le dwdclk à la fréquence correcte. Par exemple :

 

create_generated_clock -nom dwdclk -source [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|dpaclkin[0]}] -divide_by 2 [get_pins {rx_cmp_inst| ALTLVDS_RX_component|auto_generated|rx_0|dwdclk}]

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