ID de l'article: 000080168 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi mes Stratix PLL IV sont-elles fusionnées, même s’ils ne partagent pas d’entrées communes ?

Environnement

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    En raison d’un problème dans le Quartus® II version 10.1 SP1 et versions ultérieures, les Stratix® PLL IV qui partagent un port commun phaseclock_select peuvent incorrectement être fusionnés, même si les autres ports des deux PLL ne sont pas courants.

    Ce problème peut entraîner des problèmes fonctionnels dans la simulation au niveau des portes et le matériel.

    Pour contourner ce problème, éteignez le paramètre Fitter de fusion automatique de PLLs qui empêche le logiciel Quartus II de confondre les PLL.

    Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

    Produits associés

    Cet article concerne 3 produits

    FPGA Stratix® IV E
    FPGA Stratix® II GT
    FPGA Stratix® II GX

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.