ID de l'article: 000080127 Type de contenu: Dépannage Dernière révision: 11/09/2012

Pourquoi mon signal DQS en lecture Stratix est-il bloqué lors d’un changement de phase incorrect ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Lorsque vous utilisez les signaux DQS dans Stratix périphériques, vous devez vous assurer que l’horloge de référence DLL de l’FPGA est toujours valide après la configuration. Cela signifie que l’horloge de référence DLL doit répondre aux spécifications DE l’E/S de l’unité de travail QUE L’on doit définir pour répondre aux spécifications DE l’UGS ET DE L’OMPI. Si l’horloge de référence de la DLL ne répond pas aux niveaux de tension spécifiés, la phase d’initialisation de la DLL peut être endommagée et entraîner un changement de phase incorrect. Même si la DLL est auto-étalonnée, si les valeurs de base du compteur sont endommagées lors de l’initialisation, le décalage de phase sera incorrect et ne peut pas être mis à jour tant que vous n’avez pas mis à jour le périphérique.

Lors du débogage de ce problème, vérifiez d’abord la résiliation sur l’horloge de référence DLL. Une mise en marche vers le VTT pourrait permettre à votre signal d’horloge de référence DLL d’atteindre un état indéterminé lorsque rien ne mène à la ligne.

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