ID de l'article: 000080126 Type de contenu: Dépannage Dernière révision: 02/04/2014

Pourquoi mon IP dur Stratix® V pour PCI Express dans la configuration Gen3 ne parvient-il pas à se lier à L0 après avoir basculé la broche PERST dans la simulation ?

Environnement

  • PCI Express*
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lorsque vous simulez l’IP matérielle Stratix® V et Arria® V GZ pour PCI Express® en tant que point de terminaison, l’IP matérielle PCIe peut rester bloquée à la vitesse. Récupération si l’IP dur est réinitialisé après une liaison jusqu’à Gen3 L0. Il s’agit d’un problème connu dans le modèle de simulation qui n’a pas d’impact sur le matériel.

    Résolution

    Le problème sera résolu dans une prochaine version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

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