ID de l'article: 000080126 Type de contenu: Dépannage Dernière révision: 02/04/2014

Pourquoi mon ip dure Stratix V pour PCI Express dans la configuration Gen3 ne parvient-elle pas à établir une liaison jusqu’à L0 après avoirggling broche PERST dans la simulation ?

Environnement

  • PCI Express*
  • Simulation
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Lors de la simulation de Stratix® V et Arria® V GZ Hard IP pour PCI Express® en tant que point d’extrémité, l’IP dure PCIe peut rester figée à Speed.Recovery si l’IP dure est réinitialisée après avoir établi une liaison jusqu’à Gen3 L0. Il s’agit d’un problème connu dans le modèle de simulation et n’a aucun impact sur le matériel.

    Résolution

    Le problème sera résolu dans une prochaine version du logiciel Quartus® II.

    Produits associés

    Cet article concerne 4 produits

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

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