Problème critique
Le module de récupération d’horloge pixel utilisé dans les conceptions de transfert direct Intel® FPGA IP DisplayPort ne parvient pas à récupérer les horloges pixel de certaines résolutions et le fPLL va perdre son verrou. Cela est dû à :
1. Les résolutions qui tombent en panne entraînent une valeur Mvid, qui est une sous-émultiple d’entiers de Nvid. Par exemple :
Débit binaire = 270 MHz (HBR)
Pixel clk= 135 MHz prévu
Mvid= \'h4000
Nvid= \'h8000
OU
Débit binaire = 540 MHz (HBR2)
Pixel clk= 539,98 MHz attendu
Mvid= \'h7FFF (près de Nvid)
Nvid= \'h8000
2. La valeur PLL MFRAC fractionnelle est hors de la plage recommandée qui doit être comprise entre 0,05 et 0,95. Notez que la valeur MFRAC est dérivée de la valeur en compteur K. Reportez-vous à AN661 : mettre en œuvre la reconfiguration PLL fractionnelle avec Altera PLL et Altera cœurs IP PLL Reconfig pour plus d’informations.
Option 1 :
Évitez d’utiliser la fréquence d’horloge des pixels qui donne une valeur Mvid avec une sous-émultiple (ou proche) de la valeur Nvid, et la valeur MFRAC qui est hors de la plage recommandée. Pour identifier la valeur MFRAC :
1. SignalTap la valeur de compteur K.
Emplacement du compteur K : bitec_clkrec:bitec_clkrec_i|bitec_fpll_cntrl:bitec_fpll_cntrl_i|bitec_fpll_reconf:vseries_reconfig.clkrec_pll_reconf_i|altera_pll_reconfig_top:bitec_fpll_reconf_inst|altera_pll_reconfig_core:NM28_reconfig.reconfig_core.altera_pll_reconfig_core_inst0|usr_k_value[31..0]
2. Calculez la valeur MFRAC.
MFRAC = K (en deci≥ )/2^32 (en deci≥ est 4 294 967 296).
Option 2 :
Migrez votre conception vers Intel® Stratix® périphérique 10, Intel® Arria® 10 ou Intel® Cyclone® des périphériques 10 GX à partir d’un périphérique Arria® V, d’un périphérique Cyclone® V Stratix® d’une conception de périphérique V.