Lorsque vous implémentez une conception, y compris le bloc DDIO de Quartus® II, version 13.0 du logiciel, il est possible qu’une erreur interne s’affiche lorsque la conception n’est pas correctement implémentée.
L’horloge du bloc ddio doit être connectée à la source de l’horloge, mais pas le GND ou VCC. Si vous utilisez Altera® DDR IP, vous devez vérifier la connexion du port pour vous assurer que tous les signaux sont soigneusement câblés.
Nous corrigerons cette erreur interne en une erreur de préparation dans une version ultérieure.