- # ERREUR : <chemin>/220model.vhd(741) : le sous-gramme « > » est une sytalité. Il existe des définitions adaptées dans le package « std_logic_1164 » et « std_logic_signed ».
- # ERREUR : <chemin d’accès>/220model.vhd(741) : (Utilisez l’option « explicite » pour désactiver la vérification d’erreur précédente)
- # ERREUR : <chemin>/220model.vhd(748) : sous-gram « = » est une adroux. Il existe des définitions adaptées dans le package « std_logic_1164 » et « std_logic_signed ».
- # ERREUR : <chemin d’accès>/220model.vhd(748) : (Utilisez l’option « explicite » pour désactiver la vérification d’erreur précédente)
- # ERREUR : <chemin>/220model.vhd(793) : compilateur VHDL sortant
Les composants tels que LPM_COMPARE (signés et non signés) utilisent des >, des < et = des opérateurs et incluent également les std_logic_1164 et ou les std_logic_unsigned std_logic_signed packages. Ces opérateurs sont surchargés ; C’est-à-dire que les définitions de ces opérateurs sont disponibles dans les deux packages, de manière explicite et in et std_logic_1164 std_logic_unsigned signed .
En incluant le std_logic_unsigned package ainsi que le signed std_logic_1164 package, le concepteur a l’intention d’utiliser la définition explicite dans le package plutôt que la définition de la forte définition de la marque.
Le fichier 220model.vhd contient de nombreux opérateurs de ce type et comprend des packages signés et non signés pour différents composants. Lors de la compilation de ce fichier dans Modelsim, une option explicite doit être spécifiée pour forcer le simulateur à déduire la définition explicite.
ModelSim > vcom 220model.vhd -explicit
La modification du fichier ModelSim.ini et le paramètre explicit variable = 1 définit cette option comme option par défaut pour toutes les compilations.