Oui, l’horloge de sortie PLL peut être imprécable dans certaines conditions du modèle de comportement PLL du périphérique Cyclone IV. C’est parce que le modèle de comportement PLL ne calcule que la fréquence de sortie basée sur le facteur de multiplication d’horloge et le facteur de division qui pourraient manquer certaines des valeurs fractionnelles.
Par exemple :
L’horloge d’entrée est de 125 MHz, le facteur de multiplication est de 125 et le facteur de division est de 1536, la période de sortie PLL est de 98286ps par simulation. Cependant, l’horloge de sortie PLL devrait être 10,172526MHz/98304ps.
En tant que solution de contournement, l’utilisateur peut activer la fonctionnalité PLL avancée dans l’interface utilisateur, de sorte que le modèle de comportement PLL puisse calculer plus précis à l’aide du paramètre avancé.
Le problème devrait être résolu dans Quartus ® II version 12.1 du logiciel.