Descriptif
Cette erreur peut se produire dans le ModelSim® simulateur lorsque vous utilisez un style de codage incorrect pour les modules. Dans Verilog-1995, les déclarations de module ne doivent pas contenir la taille du port déclaré. Ils ne doivent contenir que le nom. La taille du port doit être déclarée après la déclaration du module, où le type de port est spécifié.
Par exemple, la déclaration du module suivant est illégale :
module abc (
port_a [15:0],
...
);
La bonne façon de se rendre compte de ce module est la suivante :
module abc (
port_a,
...
);
input port_a [15:0];
...;
Le passage de tous les modules du premier style de codage au deuxième permettra à la conception de compiler et de charger le simulateur ModelSim.