ID de l'article: 000079842 Type de contenu: Dépannage Dernière révision: 05/12/2013

Démonstration testbench pour certaines variantes de CPRI IP Core Verilog HDL échoue la simulation de la fonctionnalité HDLC

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • CPRI
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Si vous créez un modèle HDL Verilog pour une variation de cœur IP CPRI qui a un taux de données de 4,915 Gbit/s, 6,144 Gbit/s, ou 9,8 Gbit/s et cible un Arria V GZ, Arria V GT ou Stratix périphérique V, le Verilog Le modèle HDL échoue dans la simulation de la fonctionnalité HDLC avec la démonstration testbench. Le cœur IP chute quelques données HDLC.

    Résolution

    Ce problème n’a aucune solution de contournement. Générer et simuler un VHDL modèle au lieu d’un modèle HDL Verilog pour ces variantes du cœur IP CPRI, si vous voulez simuler la fonctionnalité HDLC.

    Ce problème sera résolu dans une version ultérieure du CPRI MegaCore Fonction.

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