ID de l'article: 000079812 Type de contenu: Dépannage Dernière révision: 18/11/2011

La réinitialisation de la synchronisation pour les interfaces de mémoire externe UniPHY peut entraîner un dérapement de la conception lors de la génération d’une synchronisation dans SOPC Builder ou Qsys

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Les systèmes générés avec SOPC Builder ou Qsys peuvent tomber en panne fermeture en raison de chemins qui comprennent une synchronisation de réinitialisation.

    Résolution

    Une solution à ce problème consiste à appliquer la contrainte suivante dans TimeQuest Timing Analyzer:For SOPC Builder :

    set_false_path -from {dut_sopc_top_reset_clk_0_domain_synch_module: dut_sopc_top_reset_clk_0_domain_synch*}

    Pour Qsys :

    set_false_path -from *:rst_controller*|*:alt_rst_sync_uq1| altera_reset_synchronizer_int_chain[*] -to *:controller_phy_inst| *:memphy_top_inst|*:umemphy|*:ureset|*:ureset_*_clk|reset_reg[*].

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