Variations CPRI v6.0 IP Core VHDL visant un Arria V GZ ou un périphérique Stratix V ne peuvent pas simuler avec le simulateur Synopsys VCS-MX

Variantes VHDL du cœur IP CPRI v6.0 qui ciblent un Arria V GZ ou le périphérique Stratix V ne peuvent pas simuler avec le Synopsys VCS-MX Simulateur.

Pour éviter ce problème, vous pouvez simuler le cœur IP avec le Simulateur Mentor Graphics ModelSim.

Vous pouvez également contourner ce problème avec un manuel modifications au code RTL généré. Après avoir généré votre conception, vous devez modifier manuellement le fichier pll_sim.vhd que le cœur IP PLL TX externe génère, avant de simuler votre Conception.

Vous devez modifier le type dans les déclarations et la logique pour les pll_fb_sw fboutclk , et hclk signaux pour, std_logic_vector en apportant les modifications suivantes dans le fichier :

Dans la déclaration des composants, remplacez ce texte

avec ce texte :

Dans la carte des ports, remplacez ce texte

avec ce texte :

Ce problème est résolu dans la version 14.1 du cœur IP CPRI v6.0.