ID de l'article: 000079782 Type de contenu: Dépannage Dernière révision: 11/09/2012

J’ai compilé ma conception et cela a fonctionné en laboratoire. Ive a re compilé le même RTL dans la même version du logiciel Quartus® II et cela ne fonctionne pas. Qu’est-ce qui ne va pas ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Vérifiez les zones d’erreur communes suivantes qui peuvent affecter une conception qui peut être affectée par les changements de serdt :

 

  1. S’ensoyment analogique :

·         Alimentation et puissance au sol non conformes aux spécifications

·         Découplage insuffisant

·         Bruit / Intégrité du signal

 

  1. Contraintes de synchronisation

·         Contraintes incomplètes

·         Contraintes inexactes

·         Mauvaises contraintes d’exception de synchronisation

 

  1. Mauvaise manipulation des interfaces d’async

·         Utilisez l’assistant de conception pour vérifier votre conception - Vous pouvez trouver des informations utiles pour aider à résoudre les problèmes

·         Structures de réinitialisation

·         Transferts de domaines d’horloge asynchrones

·         Signaux asynchrones

    Produits associés

    Cet article concerne 1 produits

    FPGA Stratix® III

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