ID de l'article: 000079768 Type de contenu: Dépannage Dernière révision: 20/02/2014

SDRAM ECC désactivé dans le préchargeur

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problème critique

    Descriptif

    Qsys ne peut pas générer d’interface DDR dans le composant HPS avec ECC activé. Si vous essayez de spécifier une telle interface, le résultat est une interface sans ECC. En fonction de la largeur d’interface spécifiée, la largeur d’interface résultante est la suivante :

    Largeur spécifiéeLargeur résultante
    2416
    4032
    Résolution

    Passez à la suite de conception complète Altera v13.0 SP1 ou une version ultérieure.

    Produits associés

    Cet article concerne 1 produits

    FPGA et FPGA SoC Cyclone® V

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    1

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