Le logiciel Quartus® II exige des placements de canaux spécifiques pour les configurations de canaux liés suivantes afin de compiler la conception avec succès.
1) x4 configurations de canaux liés :
En modes PCI Express (PIPE) x4 et XAUI, les canaux émetteur et récepteur sont liés. En mode x4 de base, seuls les canaux de l’émetteur sont liés.
a) Pour une implémentation PCI Express (PIPE) x4 ou XAUI, vous devez connecter les canaux logiques ALT2GXB aux canaux physiques comme suit :
- Canal logique 0 (tx_dataout[0]/rx_datain[0]) -> Canal physique 0 dans le bloc émetteur-récepteur
- Canal logique 1 (tx_dataout[1]/rx_datain[1]) -> Canal physique 1 dans le bloc émetteur-récepteur
- Canal logique 2 (tx_dataout[2]/rx_datain[2]) -> canal physique 2 dans le bloc émetteur-récepteur
- Canal logique 3 (tx_dataout[3]/rx_datain[3]) -> Canal physique 3 dans le bloc émetteur-récepteur
b) Pour une implémentation x4 de base, vous devez connecter les canaux logiques ALT2GXB aux canaux physiques comme suit :
- Canal logique 0 (tx_dataout[0]) -> canal physique 0 dans le bloc émetteur-récepteur
- Canal logique 1 (tx_dataout[1]) -> Canal physique 1 dans le bloc émetteur-récepteur
- Canal logique 2 (tx_dataout[2]) -> Canal physique 2 dans le bloc émetteur-récepteur
- Canal logique 3 (tx_dataout[3]) -> Canal physique 3 dans le bloc émetteur-récepteur
Le logiciel Quartus® II génère des erreurs de compilation lorsque les canaux logiques ne sont pas connectés aux canaux physiques comme recommandé ci-dessus.
Pour une configuration liée x4, Altera recommande de connecter les canaux physiques 0, 1, 2 et 3 du bloc émetteur-récepteur aux voies 0, 1, 2 et 3 du connecteur respectif, respectivement.
2) Configurations des canaux liés x8 :
Pour une implémentation PCI Express (PIPE) x8, vous devez connecter les canaux logiques ALT2GXB aux canaux physiques comme suit :
- Canal logique 0 (tx_dataout[0]/rx_datain[0]) -> canal physique 0 dans le bloc émetteur-récepteur maître
- Canal logique 1 (tx_dataout[1]/rx_datain[1]) -> Canal physique 1 dans le bloc émetteur-récepteur maître
- Canal logique 2 (tx_dataout[2]/rx_datain[2]) -> canal physique 2 dans le bloc émetteur-récepteur maître
- Canal logique 3 (tx_dataout[3]/rx_datain[3]) -> canal physique 3 dans le bloc émetteur-récepteur maître
- Canal logique 4 (tx_dataout[4]/rx_datain[4]) -> Canal physique 0 dans le bloc émetteur-récepteur esclave
- Canal logique 5 (tx_dataout[5]/rx_datain[5]) -> Canal physique 1 dans le bloc émetteur-récepteur esclave
- Canal logique 6 (tx_dataout[6]/rx_datain[6]) -> Canal physique 2 dans le bloc émetteur-récepteur esclave
- Canal logique 7 (tx_dataout[7]/rx_datain[7]) -> Canal physique 3 dans le bloc émetteur-récepteur esclave
Le logiciel Quartus® II génère des erreurs de compilation lorsque les canaux logiques ne sont pas connectés aux canaux physiques comme recommandé ci-dessus.
Pour une liaison PCI Express x8, Altera recommande de connecter les canaux physiques 0, 1, 2, 3, 4, 5, 6 et 7 du bloc émetteur-récepteur aux voies 0, 1, 2, 3, 4, 5, 6 et 7 du connecteur périphérique PCI Express, respectivement.
Pour connaître le canal physique légal vers le mappage de voies PCI Express x8 dans tous les autres périphériques GX Stratix II, reportez-vous à la section « Distribution de l’horloge de l’émetteur-récepteur » du chapitre « Présentation de l’architecture de l’émetteur-récepteur Stratix II GX » du volume 2 du Manuel du périphérique Stratix II GX.