Oui. Tous les modèles basés sur la technologie QDRII/II SRAM et RLDRAM II UniPHY ont été créés dans Quartus® Version du logiciel II 10.0SP1 et plus tôt, cela peut entraîner une panne d’étalonnage intermittent du matériel. Plusieurs fois de recalibrage/réinitialisation peuvent observer une défaillance d’étalonnage. La panne d’étalonnage est due au transfert de signal de réinitialisation asynchrone non fiable FIFO du séquenceur (domaine d’horloge AFI) au chemin de données de lecture (domaine de l’horloge lecture-capture).
Dans la conception full-rate, deux cycles d’horloge du signal de réinitialisation Read FIFO dans le séquenceur sont nécessaires pour garantir le signal de réinitialisation à capturer correctement dans le chemin de données de lecture. Cependant, le signal de réinitialisation Read FIFO n’est revendiqué que pour un seul cycle d’horloge dans le séquenceur. En outre, la logique combinée existe dans le chemin de croisement de l’horloge et fait que le transfert du signal de réinitialisation n’est pas assez robuste. Cela mène à ce que la lecture FIFO ne soit pas très resserrisée correctement pendant l’étalonnage.
La solution à ce problème est d’installer le correctif logiciel Quartus II ci-dessous dans le logiciel Quartus II 10.0SP1 et de supprimer l’IP. Ce problème sera résolu à l’avenir avec la version du logiciel Quartus II.
Téléchargez le logiciel Quartus II approprié version 10.0SP1 du correctif 1.150 à partir des liens suivants :