ID de l'article: 000079687 Type de contenu: Dépannage Dernière révision: 16/04/2014

Pourquoi mon ip dur Stratix IV pour PCI Express VHDL altpcierd_write_dma_requester_128.vhd diffère-t-elle de sa viscœurs Verilog ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

L’IP dure Stratix IV® pour PCI Express® en VHDL présente une incohérence par égard à latéristance de son système de traitement HDL Verilog. Cette incohérence peut entraîner des erreurs dans une conception PCIe pour certaines adresses de l’interface TX.

Résolution Dans altpcierd_write_dma_requester_128.vhd à la ligne 1036, modification :

tx_desc_addr <= tx_desc_addr_pipe ;

À

tx_desc_addr <= tx_desc_addr tx_length_byte_32ext ;

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