ID de l'article: 000079654 Type de contenu: Dépannage Dernière révision: 17/10/2013

Pourquoi y a-t-il parfois un retard lors de l’accès à la mémoire DDR3 ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Dans la version 12.1 du logiciel Quartus® II, lorsque la configuration IP UniPHY DDR3 correspond à une interface de même grade et répond à ces exigences, le suivi DQS est activé :

    Intel® Stratix® V, Arria® V GZ.   Fréquence d’horloge de la mémoire > = 750 MHz

    Arria® V (GX, GT, SX, ST) : fréquence d’horloge de la mémoire > = 534 MHz.  Pour un périphérique de niveau -5 lorsque la fréquence d’horloge de la mémoire > = 450 MHz.

     

    Lors du suivi DQS, l’application de l’utilisateur voit un retard dans l’obtention de l’accès à la mémoire DDR3.

    Il existe deux types de retards différents :

    1) Les échantillons de suivi DQS se produisent après chaque cycle d’actualisation de la mémoire et sont des lectures de mémoire. Pour une interface de taux trimestriel, cela prend généralement environ 800 ns.
    2) Mises à jour du suivi DQS : une fois que des échantillons de suivi DQS suffisants sont accumulés, une mise à jour des paramètres de retard des E/S du chemin de données DDR3 se produit, ce qui entraîne un retard plus long. Les mises à jour de suivi DQS prennent au moins 4 unités et augmentent avec le nombre de groupes DQS dans l’interface.

    Si ces retards n’affectent pas votre application, vous n’avez pas besoin de rien changer.
    Si ces retards affectent votre application, vous pouvez utiliser la solution de contournement ci-dessous.

    Résolution

    1) Modifiez le fichier IP DDR3 de haut niveau dans la section // Retrieval info : paramètres et définissez ces deux paramètres comme illustré ci-dessous :

    generic name="FORCE_DQS_TRACKING » value="DISABLED »
    generic name="ENABLE_EXTRA_REPORTING » value="true » (Ne changez ce paramètre que si l’IP est générée dans Quartus® II 12.1.  Si le timing postamble est signalé par défaut dans la version 12.1SP1 du logiciel Quartus® II ou une version ultérieure).

    2) Se réessérer de l’IP.

    3) Compilez le projet.

    4) Observer le rapport d’enquête sur le temps DDR.

    Des marges de synchronisation supplémentaires sont indiquées, y compris les post-aambles. Le suivi DQS affecte uniquement la synchronisation post-aamble.

    Si le timing postamble présente des marges positives dans tous les cas de modèle de Timequest (lents et rapides aux limites de température), le code IP généré avec le suivi DQS désactivé peut être utilisé dans votre projet.

    Si d’autres marges de synchronisation du rapport TimeQuest montrent une marge négative, c’est un problème différent à résoudre.

    Si le timing postamble présente une marge négative, contactez Altera.

    Produits associés

    Cet article concerne 9 produits

    FPGA Arria® V GT
    FPGA SoC Arria® V SX
    FPGA SoC Arria® V ST
    FPGA Stratix® V GX
    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V E
    FPGA Arria® V GX

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