ID de l'article: 000079609 Type de contenu: Dépannage Dernière révision: 23/09/2011

Stratix réseaux d’horloge V incorrects

Environnement

    Édition d'abonnement Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problème critique

Descriptif

Le logiciel Quartus II ne modélise pas correctement le timing performances des réseaux d’horloge sur les périphériques Stratix V ES lorsque les deux les bords du signal d’horloge sont utilisés. Affecte l’ingénierie Stratix V exemple de périphériques.

Résolution

Reportez-vous à la fiche technique Stratix V pour connaître la fréquence d’horloge applicable limites dans ce cas.

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Cet article concerne 1 produits

FPGA Stratix® V

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