ID de l'article: 000079550 Type de contenu: Dépannage Dernière révision: 29/08/2012

Pourquoi mes signaux wrfull et rfunpty dans ma mégafunction FIFO (Dual-Clock first-in first-out) sont-ils revendiqués en même temps ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Lorsque vous utilisez aclr dans le Altera® Double-horloge FIFO mégafunction, vous devez vous assurer que le bord descendant de l’clr ne se produit jamais sur le bord montant de l’horloge d’écriture. Lorsque cette condition se produit, il est possible qu’un des compteurs (lecture ou écriture), transitions tandis que l’autre ne le fait pas. Cela entraîne le côté lecture et le côté écriture à s’effacer sur le nombre de mots dans le FIFO. Par exemple, un compteur voit l’aclr plus longtemps que l’autre s’il y a une forte entorse sur la ligne d’aclr.

Vous pouvez retarder l’aclr d’environ un demi-cycle avant d’accéder au FIFO en ajoutant un D flipflop (D flipflop) où l’aclr inversement est connecté au port prédéfini du DFF et où le serz inverti est connecté à l’horloge DFF, le port D du DFF étant connecté à la terre. Vous pouvez alors utiliser la sortie du DFF comme l’aclr de votre FIFO ; cela garantit que le bord descendant de l’aclr ne se produira jamais sur le bord montant de l’horloge d’écriture. Une alternative de cette solution de contournement est d’avoir le wrreq faible tandis que l’aclr est actif pour garantir qu’aucun compteur ne va passer.

Vous n’avez pas à vous inquiéter du côté lecture si vous activez la vérification du débit de sous-flux. Le FIFO est très sollicité lorsque l’aclr est revendiqué, ce qui en retour ignore toutes les demandes de lecture. Cela est semblable à la détention à faible rdreq.

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