Problème critique
Ce problème affecte les produits DDR2, DDR3 et LPDDR2.
Les interfaces de mémoire externes ciblant Cyclone les périphériques V peuvent échec de synchronisation des expositions sur les chemins des nœuds suivants aux FPGA cœur :
*if0|p0|umemphy|uio_pads|dq_ddio[*].ubidir_dq_dqs|altdq_dqs2_inst|input_path_gen[*].read_fifo~OUTPUT_DFF_*
La solution à ce problème est la suivante :
- Limiter le placement des nœuds de cœur pour répondre à la synchronisation Exigences.
- Compilez la PI à l’aide de plusieurs graines et d’une synthèse supplémentaire et optimisations du fitter activées.
Ce problème sera résolu dans une version ultérieure.