ID de l'article: 000079511 Type de contenu: Dépannage Dernière révision: 16/07/2013

Pourquoi Qsys me fait-elle une erreur lorsque j’interface le SC FIFO à mon un de mes cœurs de suite VIP ?

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif Cela a à voir avec les différences de préparation entre les deux modules.  Les megacores de la suite IP vidéo (VIP)® possèdent une facilité d’accès = 1.  ReadyLatency du SC FIFO par défaut = 0.  Qsys signale cette incompatibilité avec une erreur lorsque vous essayez de générer le système.  À partir de Quartus® version 13.0 Qsys du logiciel insérera automatiquement des cartes pour prendre en charge de nombreuses incompatibilités, mais dans le cas de la Suite VIP, ces cartes ne sont pas insérées volontairement.
Résolution

La configuration readyLatency du SC FIFO devra être modifiée en « 1 » pour correspondre à celle de la suite VIP.  Vous devrez modifier le fichier altera_avalon_sc_fifo_hw.tcl trouvé dans vos bibliothèques de logiciels Quartus II.  Le chemin vers ce fichier est le chemin d’installation //ip/altera/sopc_builder_ip/altera_avalon_sc_fifo/.  Dans ce fichier altera_avalon_sc_fifo_hw.tcl, passez les valeurs « readyLatency » appropriées à « 1 ».  Selon votre conception, cela peut inclure la modification de l’interface de dissipateur Avalon-ST, de l’interface source et/ou des interfaces almost_full et almost_empty.

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