ID de l'article: 000079408 Type de contenu: Messages d'erreur Dernière révision: 11/09/2012

Erreur (10170) : Erreur de syntaxe HDL Verilog à <filename> texte proche « int » ; attendre un identifiant (« int » est un mot-clé réservé)</filename>

Environnement

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descriptif

Dans le logiciel Quartus® II peut générer cette erreur lorsque vous désactivez plusieurs variables de boucle dans une boucle SystemVerilog FOR, car cette syntaxe n’est actuellement pas pris en charge.

Voici un exemple de syntaxe non pris en charge :
for(int i=0, int j=0; i<4, j<2; i , j )

Pour contourner ce problème, il n’y a qu’une seule variable de boucle dans le circuit FOR.

Utilisez la syntaxe prise en charge suivante pour contourner ce problème :
int j=0;
for(int i=0, j=0; i<4, j<2; i , j )

Ce problème devrait être résolu dans une prochaine version du logiciel Quartus II.

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