Pour les conceptions Stratix® III et Stratix IV utilisant la reconfiguration PLL, l’analyseur de synchronisation TimeQuest ne signale pas la configuration ou ne conserve pas de valeur pour le phasestep signal, car la synchronisation de ce signal n’est pas essentielle.
Le manuel Stratix III sur les réseaux d’horloge et les LLL dans les périphériques Stratix III (PDF) et le manuel Stratix IV du manuel des périphériques chapitre Réseaux d’horloge et LLL dans les périphériques Stratix IV (PDF) indiquent que tous les signaux de reconfiguration PLL sont synchrones vers , et que tous les signaux doivent répondre à la configuration et se tenir par rapport à scanclk scanclk . Cependant, le signal phasestep doit être maintenu pendant plusieurs cycles et scanclk deséqué uniquement après que le signal phasedone soit faible. La bonne utilisation est également documentée dans la phasestep Note de l’application 454 : mise en œuvre de la reconfiguration PLL dans les périphériques Stratix III et Stratix IV (PDF). Comme le signal est utilisé de cette manière, l’analyse de configuration et de maintien n’est pas nécessaire phasestep pour .
Les manuels de périphériques doivent être mis à jour afin de préciser les exigences de synchronisation des signaux de reconfiguration PLL.