Pourquoi les blocs de mémoire M9K ou M144K des périphériques Stratix IV ne permettent-ils pas d’écrire de nouvelles données même si les signaux de contrôle associés à l’écriture fonctionnent correctement ?

Si le signal d’horloge ne répond pas aux spécifications de la largeur d’impulsion minimale (temps élevé de l’horloge et faible temps d’horloge) à tout moment lors d’une opération d’écriture (wlink=1), il est possible que les nouvelles données ne soient pas écrites correctement dans le bloc mémoire des périphériques Stratix® IV. Les signaux d’horloge qui violent cette spécification peuvent provoquer un comportement de mémoire inattendu dans les modes suivants :

• M144K
• True-dual-port, lecture-avant-écriture
• Simple à deux ports, lecture-avant-écriture
• M9K
• True-dual-port, lecture-avant-écriture

Le mode Lecture avant écriture est sélectionné si l’une des conditions suivantes est remplie :

•  Le paramètre de lecture pendant l’écriture du même port est défini sur «NEW_DATA_WITH_NBE_READ » OU
•  Le paramètre de lecture pendant l’écriture du même port est défini sur «OLD_DATA » OU
•  Le paramètre de lecture pendant l’écriture à port mixte est défini sur «OLD_DATA »

Si l’intégrité du signal d’horloge ne peut pas être garantie sur votre application, vous pouvez exécuter l’une des options suivantes :

• Désactivez le fonctionnement de l’écriture (w w) lorsque l’horloge est instable (par exemple pendant la mise sous alimentation ou la configuration d’une source d’horloge externe)
• Utilisez la PLL sur puce comme source d’horloge d’entrée du bloc mémoire
• Effectuez une réinitialisation globale à l’échelle de la puce en mettant en DEV_CLRn plus de 500μs lorsque l’horloge devient stable
• Utilisez le mode Écriture rapide. Ce mode est sélectionné lorsque le paramètre de lecture pendant l’écriture du même port est défini sur « NEW_DATA_NO_NBE_READ » et que le paramètre de lecture pendant l’écriture du port mixte est défini sur « DONT_CARE ».