ID de l'article: 000079283 Type de contenu: Information et documentation de produit Dernière révision: 01/01/2015

Comment faire pour que le signal HPS SPI Master SS reste faible pendant toute la période de transaction ?

Environnement

  • Édition d'abonnement Intel® Quartus® II
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descriptif

    Il est possible que certains d’entre nous demandent au Maître SPI de maintenir la ligne SS faible pendant toute la période de transaction SPI. Le HPS SPI Master peut être configuré pour fonctionner de cette manière avec la solution de contournement ci-dessous.

    Résolution

    Concernant la carte d’adresse HPS dans http://www.altera.com/literature/hb/cyclone-v/hps.html, définissez spim0->ctrlr0->scph [bit 6] à 1.

    Produits associés

    Cet article concerne 5 produits

    FPGA SoC Arria® V ST
    FPGA SoC Arria® V SX
    FPGA SoC Cyclone® V SX
    FPGA SoC Cyclone® V SE
    FPGA SoC Cyclone® V ST

    Vous avez besoin d'aide ?

    Contacter l'assistance

    Avertissement

    1

    Toutes les publications et l'utilisation du contenu de ce site sont soumis aux Conditions d'utilisation d'Intel.fr.

    Le contenu de cette page est une combinaison de traduction humaine et informatique du contenu original en anglais. Ce contenu vous est fourni pour votre commodité et à titre informatif seulement et ne saurait être totalement exact ou complet. En cas de contradiction entre la version anglaise de cette page et la traduction, c'est la version anglaise qui prévaut. Afficher la version anglaise de cette page.